- 作 者：（德）Ulrich Golze著；田泽等译
- 出 版 社：北京：北京航空航天大学出版社
- 出版年份：2005
- ISBN：7810775510
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第1章 概述 1
第2章 VLSI电路设计 1
2.1 基础和电路设计风格 1
2.2 设计流程 10
2.3 设计阶段划分 12
第3章 RISC处理器体系结构 18
3.1 简单的RISC处理器 20
3.2 处理器体系结构的选择 23
第4章 Verilog简短介绍 29
第5章 外部行为描述 37
5.1 RISC处理器如何工作 37
5.2 指令集 39
5.3 基于Verilog HDL建模的指令解释器 48
5.4 测试方案详细说明书 56
5.5 定量描述 57
第6章 处理器粗略结构的内部描述 59
6.1 数据流 60
6.2 时序 64
6.3 流水线级 67
6.4 Cache和寄存器堆 80
6.5 中断的处理 90
第7章 粗略结构模型的流水线划分 92
7.1 处理器CHIP 95
7.2 取指令单元IFU 103
7.3 指令译码单元IDU 118
7.4 算术逻辑单元ALU 126
7.5 存储器访问单元MAU 131
7.6 前推和寄存器单元FRU 133
7.7 构建完整的处理器 141
第8章 门级模型综合 142
8.1 由半导体生产商提供的库 142
8.2 手工综合 148
8.3 工具自动综合 159
8.4 一个较大的综合实例 163
8.5 特殊情况：异步总线协议 171
8.6 统计数据和设计经验 172
8.7 门级模型的仿真和优化 173
第9章 测试、可测性设计、测试仪以及测试板 178
9.1 错误模型和错误覆盖率 178
9.2 自动测试仪（ATE） 181
9.3 可测性设计 185
9.4 功能测试 190
9.5 测试数据导出 193
9.6 ATE测试仪 199
9.7 测试板 203
9.8 结论 211
第10章 总结和展望 213
10.1 效率和复杂度 215
10.2 用状态图和转换图进行大型VLSI设计的设计描述、分析和仿真 217
10.3 错误模型和HDL的测试方案 219
第11章 Verilog HDL建模 221
11.1 EBNF格式语法 221
11.2 Verilog语句 223
11.3 基本建模概念 264
11.4 实例 277
11.5 语句的EBNF语法 322