电子设计自动化技术 第2版

第1章 电子设计自动化（EDA）与硬件描述语言（HDL） 1

1.1 TOP-DOWN设计方法 1

1.1.1 TOP-DOWN设计的主要阶段 1

1.1.2 TOP-DOWN设计方法的特点 2

1.1.3 TOP-DOWN设计方法的优势 4

1.1.4 FPGA/CPLD与ASIC两种物理实现 4

1.2 硬件描述语言（HDL） 6

1.2.1 VHDL的特点 6

1.2.2 HDL的应用及IP核 7

习题 8

第2章 VHDL程序的结构及其描述方式 9

2.1 VHDL程序的结构 9

2.1.1 实体（ENTITY） 10

2.1.2 构造体（ARCHITECTURE） 12

2.1.3 VHDL程序的基本构成格式 14

2.2 VHDL描述方式 16

2.2.1 行为级（Behavior Level）描述 16

2.2.2 寄存器传输级（RTL）描述 19

2.2.3 结构级（Structural Level）描述 21

习题 22

第3章 VHDL语言规则 23

3.1 标识符 23

3.2 数据对象 23

3.2.1 信号 23

3.2.2 变量 27

3.2.3 常量申明 28

3.3 数据类型 29

3.3.1 标准数据类型 29

3.3.2 用户自定义数据类型 31

3.3.3 用户自定义子类型 34

3.3.4 数据类型转换 35

3.4 操作符 36

习题 40

第4章 VHDL的主要描述语句 41

4.1 概述 41

4.2 并行信号赋值语句 42

4.3 进程（PROCESS） 44

4.3.1 显式进程 44

4.3.2 隐式进程 48

4.3.3 进程的执行 49

4.4 顺序描述语句 54

4.4.1 语句 54

4.4.2 CASE语句 56

4.4.3 LOOP循环语句 58

4.5 子程序（SUB-PROGRAM） 63

4.5.1 函数（FUNCTION） 64

4.5.2 过程（PROCEDURE） 65

4.6 块（BLOCK） 67

4.7 断言语句（ASSERT） 68

4.8 元件语句（COMPONENT） 69

4.8.1 元件申明 70

4.8.2 元件调用 70

4.8.3 元件配置 72

4.9 生成语句（GENERATE） 75

4.9.1 FOR-GENERATE语句 75

4.9.2 IF-GENERATE语句 76

习题 78

第5章 VHDL的设计共享 79

5.1 程序包（PACKAGE） 79

5.2 库（LIBRARY） 80

5.3 配置（CONFIGURATION） 83

5.3.1 实体与构造体的连接配置 83

5.3.2 层与层的连接配置 86

习题 89

第6章 VHDL设计录入与仿真调试方法 92

6.1 EDA仿真工具简介 92

6.2 创建新的设计（Create new workspace） 93

6.3 设计录入 95

6.3.1 HDE（HDL编辑器）录入方法 96

6.3.2 BDE（框图编辑器）录入方法 101

6.3.3 FSM（状态图编辑器）录入方法 108

6.4 仿真 116

6.4.1 图形化界面手动加激励仿真 116

6.4.2 编写宏文件（*.do）加激励仿真 121

6.4.3 编写测试平台（Test Bench）加激励仿真 124

习题 130

第7章 组合逻辑电路设计 131

7.1 组合逻辑电路 131

7.2 基本门电路 131

7.2.1 二输入与门 131

7.2.2 二输入或门 133

7.2.3 二输入与非门 134

7.2.4 二输入或非门 135

7.2.5 非门 136

7.2.6 二输入异或门 138

7.2.7 多输入门电路 139

7.3 编／译码器 141

7.3.1 3-8译码器 141

7.3.2 优先级编码器 143

7.4 多路选择器 145

7.5 比较器 146

7.6 减法器 147

7.7 乘法器 148

7.8 交通信号灯监测电路 150

7.9 存储器 151

7.9.1 存储器的初始化 152

7.9.2 ROM的描述 152

7.9.3 RAM的描述 154

习题 156

第8章 时序逻辑电路设计 157

8.1 时序逻辑电路 157

8.2 时序逻辑设计基础 157

8.2.1 时钟信号描述 157

8.2.2 同步复位和异步复位 161

8.3 触发器 162

8.3.1 D触发器 162

8.3.2 T触发器 166

8.3.3 RS触发器 168

8.4 寄存器 170

8.4.1 锁存寄存器 170

8.4.2 移位寄存器 170

8.5 计数器 173

8.5.1 同步计数器 173

8.5.2 同步可逆计数器 174

8.5.3 异步计数器 175

8.6 分频器 176

习题 178

第9章 逻辑系统的状态机设计 179

9.1 有限状态机概述 179

9.2 有限状态机的描述方式 180

9.3 状态机的状态编码 182

9.4 状态机设计实例 184

9.4.1 Moore型状态机设计 184

9.4.2 Mealy型状态机设计 187

习题 188

第10章 VHDL的FPGA实现 190

10.1 概述 190

10.2 VHDL的FPGA逻辑综合 191

10.3 FPGA设计实现 196

10.4 编程下载FPGA 197

习题 203

第11章 VHDL的ASIC实现 204

11.1 概述 204

11.2 VHDL的ASIC逻辑综合 206

11.3 ASIC自动布局布线 216

习题 237

第12章 快速掌握Verilog HDL 238

12.1 Verilog HDL简介 238

12.2 Verilog HDL语言规则 238

12.2.1 标识符 238

12.2.2 关键字 239

12.2.3 注释 239

12.2.4 主要数据类型 239

12.2.5 Verilog HDL运算符 240

12.3 Verilog HDL程序的基本结构 241

12.4 结构描述 242

12.5 数据流描述 244

12.6 行为描述 245

12.7 编写仿真激励 246

习题 247

第13章 高层次综合（HLS） 249

13.1 高层次综合的概述 249

13.2 高层次综合实践 250

习题 256

附录A VHDL与Verilog HDL的主要描述语句 257

附录B 《电子设计自动化技术》课程测试题 260

附录C 历年试题 265

附录D 全国EDA大赛试题集锦 274

附录E VHDL与Verilog HDL的保留字 281

附录F EDA工具软件一览表 283

附录G 部分FPGA厂家名录 286

参考文献 287